| 氏名 |
三浦 幸也（ミウラ ユキヤ / MIURA Yukiya）
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| 職位 | 教授 |
| 所属 | 電子情報システム工学科 電子情報システム工学域
2017年度以前の所属
情報通信システムコース 情報通信システム学域 |
| 年報 | 2023202220212020201920182017201620152014201320122011201020092008200720062005 |
研究紹介
VLSIチップの表面
（配管のように見えている
ものはすべて信号線）
VLSI(集積回路)は情報通信システムをはじめとしてあらゆる分野で用いられています。高品質で高信頼性のあるシステムを構築するには、その主要部品であるVLSIが正しく動作しなければなりません。高信頼性のあるVLSIをどのように設計するか、また設計されたVLSIが正しく動作することをどのように調べるか、について研究しています．
| 専門・研究分野 | 計算機工学，VLSIおよび情報システムの設計とテスト |
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| 最終学歴・学位 | 大阪大大学院工学研究科博士後期課程修了・博士(工学)(大阪大学) |
| 研究テーマ | ディジタル・アナログ・ディジアナ混載VLSIの設計とテストに関する研究， 故障解析とテスト手法の開発に関する研究， CADシステムの開発に関する研究， ディジタルシステムの高信頼化に関する研究， ディペンダブルシステム&ディペンダブルVLSIの開発に関する研究， 機能安全に関する研究 |
| 研究キーワード | VLSI，設計，テスト，故障，CAD，高信頼化，ディジタル，アナログ，ディペンダブルコンピューティング |
| 研究業績・著書・論文、その他それに準じる業績 | Feasibility of Interconnect Open Detection by Logic Testing, FIT (2005). Current Testable Design of Resistor String DACs, DELTA (2006). Proposal of Dependable Clock Signal Distribution, FIT (2006). Fault Diagnosis of Analog Circuits Based on Adaptive Test and Output Characteristics. DFT (2006). Proposal of Fault Diagnosis of Analog Circuits by Operation-Region model and X-Y Zoning method, JETTA (2006). A Self-Correction Method for Change of Clock Signal Width, ETS07 (2007). Dependable Clock Design for Level Sensitive Clock Signal, FIT (2007). Current Testable Design of Resistor String DACs, ATS07 (2007). Dependable Clock Distribution for Crosstalk Aware Design. ITC07 (2007). Ramp Voltage Testing for Detecting Interconnect Open Faults, IEICE Trans. INF. & SYST., (2008). Adaptive Fault Diagnosis of Analog Circuits by Operation-Region Model and X-Z Zoning Method, JETTA (2008). A Case Study on Identification of Circuit Variation by Transistor States, FIT (2008). Diagnosis of Analog Circuits by Using Multiple Transistors and Data Samplings, DFT08, (2008). A Feasibility Study of Active Current Testing, FIT (2009). Current Testable Design of Resistor String DACs for Short Defects, ITC-CSCC (2009). A Circuit Failure Prediction Mechanism (DART) for High Field Reliability, ASIC (2009). A Path Selection Method for Delay Test Targeting Transistor Aging, RASDAT'10 (2010). On Estimation of NBTI-Induced Delay Degradation, ETS'10 (2010). A Supply Current Testable DAC of Resistor String Type, NCSP'11 (2011). Dual Edge Triggered Flip-Flop for Noise Aware Design, ETS'11 (2011). A Supply Current Testable Register String DAC of Decoder Type, ISCIT, (2011). Dependable Dual Edge Triggered Flip-Flops for Blocking Noies Signal, FIT (2011). On-chip Temperature and Voltage measurement for Field Testing, ETS'12 (2012). Functional Safety Enhancement using DART Technology for Dependable VLSIs, DSN 2012 (2012). DART: Dependable VLSI Test Architecture and Its Implementation, ITC'12 (2012). On-chip Delay Measurement with Field Test Architecture DART, VMC (2012). Dual Edge Triggered Flip-Flops for Noise Blocking and Application to Signal Delay Detection, ATS'12 (2012). Dependable Techniques for Noise Block and Delay Detection/Correction, FIT (2012) A Flexible Temperature and Voltage Monitor for Field Test, WRTLT'13 (2013). A Noise-tolerant Master-slave Flip-flop, IOLTS'14 (2014). A Method of LSI Aging Estimation Using Ring Oscillators (2015) A Method for Aging Estimation of CMOS Circuits Using Ring Oscillators, FIT (2015) Temperature and Voltage Measurement for Field Test Using an Aging-Tolerant Monitor, IEEE Transaction on Very Large Scale Integration Systems (2016) Simulation-based Analysis of FF Behavior in Presence of Power Supply Noise, IOLTS'17 (2017). Development of FF Circuits for Measures Against Power Supply Noise, IOLTS'19 (2019). Characteristics of Ring Oscillators Considering FPGA structure, ITC'19 (2019). On-Chip Delay Measurement for In-Field Test, VTS'20 (2020). Soft Error Tolerance of Power-Supply-Noise Hardened Latches, IOLTS'20 (2020). On-Chip Delay Measurement for Degradation Detection And Its Evaluation under Accelerated Life Test, IOLTS'20 (2020). Aging Estimation of MOS FETs using Aging-Tolerant/Aged Ring Oscillators, IEEJ Transactions on Electrical and Electronic Engineering (2020). A Method for Measuring Process Variations in the FPGA Chip Considering the Effect of Wire Delay, IOLTS'21 (2021). |
| 受 賞 | FIT2006(Forum on Information Technology 2006)論文賞, (2006) |
| 主な学会活動 | IEEE会員，電子情報通信学会会員，情報処理学会会員， IEEE-CS TTTC Technical Activities Iddq Testing Committee委員(1994-)， 電子情報通信学会論文誌査読委員(1997-)， 電子情報通信学会学会誌編集委員(2006-2008)， ETS, ATS, DATE等の各種国際会議のOG & PC member(1996-)， ATS2021共同実行委員長(2020-2022)， 電子情報通信学会英文論文誌特集号編集委員会委員(1998-)， 電子情報通信学会学会和文論文誌編集委員会委員(2014-2017) |
| 社会等との関わり | 東京テクノフォーラム（東京都・東京商工会議所共催）講師(1997)， 東京テクノフォーラム運営委員(1998)， 都民カレッジ講師(1998)， 公開講座講師(2004)， 新技術説明会講師(2007) |
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